快捷搜索:  MTU2MDQyMzExNw`  as

微控制器EMC的主要躁声源是来自哪里

根据一样平常 EE的履历,尤其是高频率的窄带噪声比宽带噪声能耗高,是以以下章节将集中于窄带噪声。

3.1.1 震惊器

当涉及到时钟和窄带噪声,就会自然而然地想到振荡器。 图 3-2显示了范例一样平常微节制器的石英震惊器旌旗灯号X1 和 X2 的步伐。 虽然旌旗灯号不是完全的正弦波形,但对照靠近。 事实上,根据频谱阐发仅能表示少数一些谐波。此外,和微节制器的总功耗比拟,振荡器的功耗是相称较低的,是以一样平常微节制器的石英振荡器引起的噪音辐射相称低。然而,旌旗灯号外形和其频谱可能大年夜大年夜有别于其他类型的振荡器,例如RC 振荡器。

注:虽然石英晶体振荡器不是辐射的大年夜问题,但它可能轻易受到噪音的影响,是以当进行微节制器的震惊器模块布线时必须分外留意。

图 3-1: 石英震惊器 X1和X2旌旗灯号

3.1.2 内核, PLL 和时钟树

正弦时钟不能应用在如微节制器等内部是数字逻辑的器件上,是以,在一样平常的 CMOS微节制器上,振荡器时钟被整形为矩形,并且经由过程期钟树散播在内部装配中。因为时钟具有多种用途,到时钟树的各分支具有传播延迟,必须调剂时钟边缘到各地装配大年夜约在同一光阴。所有开关型核心元件拉电流险些是在同一光阴内,由此内核的脉冲电流是一个主要的内核噪声源。 一样平常微节制器平日应用两种边缘的时钟,由此内核电流的窄带频谱在内核的运行频率及其谐波频率上出现电流峰值,出现的最高频率一样平常是内核运行频率的两倍。因为一样平常微节制器平日包括一个或多个时钟分频器,是以低频谐波也必须斟酌。 着末,内部数据操作等在低电日常平凡供给一些宽带噪声。 一方面,振荡器之前的外扩也是一个小的噪声源,另一方面,内核电流是和内核的运作频率相关的。鄙人两种环境下,供给的内核频率是一样的,使用一个较慢的振荡器和锁相环( 例如 4 MHz´ 4 =16 MHz )或应用较快振荡器(例如 16MHz),这样该当引起相似级其余辐射。

3.1.3 外部存储器接口

外部存储器接口包括地址总线,数据总线和一些节制旌旗灯号。地址总线由微节制器输出,因为非线性存取顺序供给的长短周期旌旗灯号,是以,从 EME角度讲,地址总线相称于宽带噪声,低地址位平日对照高的地址位具有更多的开关频率,以是这些都是较为紧张的旌旗灯号。

假如外部存储器是只读或Flash存储器,数据总线由存储器驱动,即便内存是RAM,读取周期也平日占主导职位地方。 是以,数据总线的电磁辐射主如果由抉择于存储器。

3.1.4 I/O-ring 上的通用端口

这些引脚的电磁辐射无法预计,因为这些引脚一样平常由用户设置设置设备摆设摆设。 静电或有时开关引脚应不会造成重大年夜的辐射,而频繁开眷注换的引脚已被视为潜在噪音滥觞。重复的切换引脚因为其窄带特点可能比非重复引脚包括较高的噪声,例如系统时钟或CSI时钟,还有CSI数据输出或CAN数据输出。

3.1 噪声传播到非开关引脚

开关引脚是很显着的噪声源,更糟糕的是,它会对不相连的引脚孕育发生辐射影响。现在这里对此中一些作一下论述。

3.1.1 节制器供电系统

供应系统一样平常是由一个或多个电源引脚以及相对应的地引脚组成,一样平常一样平常微节制器供给几种隔离供电系统,不合的电源以及相对应的地是彼此互相隔离的,每个供电系统必须至少有一个去藕电容,在较宽的频率范围供给所需低阻抗电源。

在微节制器内部,任何元件都直接或间接地连接到至少一个供电系统上,这样,微节制器内部任何转换都邑引起电流流动。电流辐射是与电流流动的环路面积成正比的,是以,这些回路要设计尽可能小,在这里最佳示例是微节制器与去耦电容之间的电流回路。

任何电源都具有非0Ohm的源阻抗, 分外是在频率较高的环境下,导线电感阻抗变得很大年夜时,是以脉冲电流会将纹波叠加到直流电源上以至引起辐射,以是供给给微节制器低阻抗的电源,可削减这种辐射。

3.1.2 内核到 I/O 口的躁声串扰

(1) 合营阻抗耦合

任何两个电路在它们的供电时共用同一阻抗,彼此之间将会孕育发生串扰。下例图左边部分阐清楚明了核和I/O使用同一电源的环境下的核噪声。 这个噪声是由与压降相关的核电流引起的,这里的压降是经由过程粘合线和引脚自感引起的,在图 3-3中,以电阻的形式表示。纵然PCB的电源电压系统是阔别各类纹波电压,但片内电源也是有躁声的。由于端口缓冲区和内核是同一种内部电源,噪声经由过程激活的晶体管通报到每个输出接脚,这不仅影响输出管脚,还影响输入引脚,输入引脚被影响取决于芯片内部的寄生电容(例如保护电路)。 在对 EME敏感的环境下,可能必要对每一个引脚滤波,至少对付多引脚的微节制器,这是基于资源和空间的缘故原由。

图 3-2: 共用与隔离电源的串扰

如图 3-3的右半部分,是内核隔离供电系统的例子,经由过程此法子耦合到外部。 为了有效避合营阻抗耦合的弊端,应该从电源和地面两方面的隔离来斟酌,这样,内核的I/O端口关联辐射可大年夜大年夜改良。

(2) 容性和感性耦合

根据一样平常 EE 履历,合营阻抗耦合是引起从内核到 I/O 端口的串扰的紧张缘故原由,不过,容性和感性耦合在芯片内部或者包装上也会发生。因为具有相称高的源阻抗,电容耦合应该不会有太大年夜问题。只要一个高频电流在另一条导线边流过,就会发生电感耦合, 在芯片内部,经由过程优化走线已经把这一效应降至最低,然则粘合线难以优化,由于它是一个高度连接布局,是以与内核 电源和地引脚相近的引脚,必须要斟酌内核关联躁声。

3.1.3 I/O 端口间的串扰

如上所述,因为合营阻抗耦合的串扰效应一样平常也发生在I/O端口之间。显然,不是每一个I/O端口可以被供给自力的供电系统。虽然串扰的影响可以经由过程芯片设计步伐减到最低,但不能避免。 比如,利用方面可以使用的对策是低落频率或对影响最严重引脚进行滤波。 平日输入的串扰比输出的串扰低,从新设置设置设备摆设摆设输入和输出可以赞助办理这个问题,不需要的开关旌旗灯号也应该避免, 例如,假如系统时钟驱动器没有被应用(引脚开路)但处于活动状态,只要对其它 I/O端口的串扰稍高,就不相符EME的苛刻要求。

图 3-3:I/O端口间的串扰

您可能还会对下面的文章感兴趣: